[공학,기술] [전기전자회로實驗(실험)] 디지털 논리 관련 설계자료(data)
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작성일 20-06-11 04:24본문
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④ 구현한 회로가 작동이 되지 않는다면 그 이유를 알아보고
문제를 해결하여 본다.
② NAND게이트와 INVERTER, 7447디코더를 이용하여 최대한
간단한 회로를 구성한다.
입력 출력에 대한 진리표
진리표 analysis(분석) 을 통한 MINIMIZE (1)
진리표 analysis(분석) 을 통한 MINIMIZE (2)
입력값 E=0일 때 출력값 입력값 E=1일 때 출력값
진리표 analysis(분석) 을 통한 MINIMIZE (3)
진리표를 통해 알아낸 사실
① 입력값 E=0일 때, 출력값 나머지B와 출력값 몫D,
입력값 E=1일 때, 출력값 나머지A 이 3개의
진리표가 서로 같음을 알 수있다아
② 입력값 E=1일 때, 출력값 나머지B와 출력값 몫D의
진리표가 서로 같음을 알 수있다아
K-MAP을 통한 각 출력의 부울대수식
아스키코드 부울대수식
a : B`D`+C`D`+A
b : B`C+BC`D+CD`
c : B`CD+BC`D+BCD`
d : B`C`D+BCD`+A
e : BCD+AD
f : A`C`D`+AD
g : A`B`C`D`+B`CD+AD
몫 A : AB
몫 B : BC+AB`
몫 C : B`CD+A`BC`+AB`D+AC
몫 D(E=0) : A`B`CD`+A`BC`D+AB`C`D`+ACD
몫 D(E=1) : A`C`D+B`CD`+A`BC`+AB`D`+AC+BD
나머지A(E=0) : A`B`CD`+A`BC`D+AB`C`D`+ACD
나머지B(E=0) : A`B`C`D+A`BC`D`+BCD+ACD`+ABD
나머지A(E=1) : A`B`C`D`+A`B`CD+BCD`+AB`C`D+ABD`
나머지B(E=1) : A`B`CD`+A`BC`D+AB`C`D`+A…(skip)
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다.
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설계 목표(goal)
① 숫자표시기를 이용하여 5입력을 3으로 나눈 몫과 나머지를
표현한다.
③ PSPICE를 이용해 출력을 예상해 본다.