[전자공학] (실험 보고서)JFET 공통 소스 증폭기 실험 및 시뮬레이션
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작성일 20-10-16 06:50
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접합형 전계효과 트랜지스터(Junction Field Effect Transistor : JFET)
• 바이패스 커패시터 C2는 FET 소스를 실제적으로 교류 접지
- 동작원리 : Gate의 전압(Vgs)을 조정함으로서 Junction 공핍영역(depletion region)을 제어할 수 있다아 따라서 drain-source 간의 전류(Id)를 조절할 수 있다아
목차:
1. 목적
3. JFET 공통 소스 증폭기 P-spice 시뮬레이션 수행 결과
내용요약 :
- 게이트에 거의 0V의 직류전압을 유지
[전자공학] (실험 보고서)JFET 공통 소스 증폭기 실험 및 시뮬레이션
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2. 이론(理論)
1. 목적
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- 종류 : 전계효과 트랜지스터(Field Effect Transistor : FET)는 그 구조에 따라 크게 2가지로 구분된다.
JFET Common Source Amplifier
순서
- 큰 저항으로 인해 교류 신호 입력이 인가되는 것을 억제
• 저항 RG의 용도
(실험 보고서)JFET 공통 소스 증폭기 실험 및 시뮬레이션을 첨부 하였습니다.
2. 이론(理論)
위 그림은 n 형 반도체에 p형 불순물은 위 아래로 주입한 후 p 형 부분을 게이트로 작용하게 하는 N 채널 JFET이라고 부른다. 공통소스 증폭기는 전압과 전류이득을 모두 얻을 수 있다아 게이트 쪽을 통해서 들여다 보는 쪽은 역방향바이어스가 걸린 접합면이므로 입력 임피단스가 매우 크다. 그러므로 JFET은 입력신호원의 출력 임피단스가 높은 경우에 높은 전류이득을 얻기 위한 회로에 이용된다.
다. 이 그림에서 왼쪽단자는 자유전자가 이 점을 통해 내부로 흘러 들어가기 때문에 소스(Source:S)단자라고하고 오른쪽
여기서 Vds 는 drain-source 간의 걸어준 전압, Vgs는 gate-source간의 전압, Id는drain 전류
(실험 보고서)JFET 공통 소스 증폭기 실험 및 시뮬레이션을 첨부 하였습니다. 그러므로 바이폴라 트란지스터에 비해 전류이득은 매우 크다. 4. 시뮬레이션 결과
•공통 소스 증폭기는 FET 동작의 선형영역 내의 입력을 바이어스
설명
JFET 공통 소스 증폭기를 구성하여 증폭기의 property(특성) 및 동작 원리를 experiment(실험)을 통하여 이해한다.
JFET의 공통소스 증폭기는 바이폴라 트란지스터의 공통에미터 증폭기와 같다. 그러나 전압이득은 바이폴라 트란지스터에 비해 떨어진다.
